请问 FPGA的锁相环可以驱动内部时钟吗 能的话怎么实现

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  倾国倾城的哥 2011-12-22 00:00:00

  凤飞飞

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  http77603187 2011-12-22 00:00:00

  可以的，PLL输出信号随便连就是了。如果是VHDL，或者是Verilog编的话，就把PLL当成一个调用模块。图标编的话，生成symbol文件，你就随便连线把。

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  seine 2011-12-21 00:00:00

  没问题啊，把锁相环的输出用在时序电路的敏感表里，就可以了。实际上我们经常把振荡器输入的时钟用锁相环1：1的锁一下，整个形，然后再用的。我们的项目里也是用锁相环锁出更高频的时钟，驱动内部电路的。

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