当刻蚀遇到第三代半导体：SiC、GaN的等离子体刻蚀挑战与破局思路

第三代半导体（SiC、GaN）凭借宽禁带（SiC~3.2eV、GaN~3.4eV）、高击穿电场（SiC~2.2MV/cm、GaN~3.3MV/cm）等核心特性，成为功率器件（IGBT、MOSFET）、射频器件（GaN HEMT）的关键材料。等离子体刻蚀作为微纳加工的核心步骤，直接决定器件尺寸精度、性能一致性与量产可行性——但SiC、GaN的化学键特性与晶体结构，给等离子体刻蚀带来了区别于Si的独特挑战。

一、第三代半导体刻蚀的核心技术需求

器件微纳化（特征尺寸<1μm）与高性能要求，对刻蚀提出四大刚性指标：

1. 高深宽比（AR）：功率器件沟槽刻蚀需AR>10:1；
2. 高选择比：对掩模（金属/氧化物）与衬底选择比>5:1；
3. 低损伤：刻蚀后非晶层深度<10nm，避免载流子迁移率下降；
4. 均匀性：6英寸衬底片内均匀性<5%，满足量产一致性。

二、SiC等离子体刻蚀的关键挑战

SiC的Si-C共价键能（~450kJ/mol）是Si-Si键的2倍，传统刻蚀面临三大瓶颈：

1. 刻蚀速率低：单一CF₄气体刻蚀速率仅0.3~0.5μm/min，远低于Si的2~3μm/min；
2. 掩模选择比不足：SiO₂掩模与SiC选择比仅1:1，刻蚀深度>1μm时掩模完全消耗；
3. 表面损伤严重：高能离子轰击导致非晶层深度达30~50nm，载流子迁移率下降~30%；
4. 大尺寸均匀性差：6英寸SiC衬底刻蚀均匀性普遍>8%，无法满足量产需求。

三、GaN等离子体刻蚀的关键挑战

GaN为六方纤锌矿结构，刻蚀特性受晶体取向影响显著，核心挑战集中在：

1. 各向异性差：Cl₂基刻蚀侧蚀速率~0.2μm/min，导致特征尺寸失真；
2. 选择比受限：GaN与AlN/AlGaN选择比仅3:1~4:1，易损伤异质结势垒层；
3. 表面残留污染：Cl⁻残留使器件漏电流上升1~2个数量级（1V偏压下从10⁻⁸A→10⁻⁶A）；
4. 速率匹配难：GaN刻蚀速率（0.5~1μm/min）与SiC差异大，混合器件需分步优化。

四、破局思路：等离子体刻蚀的工艺创新

针对上述矛盾，行业通过等离子体源、气体体系、掩模三大方向突破，关键参数对比如下：

1. 双频ICP-RIE：能量精准调控

双频ICP-RIE（ICP功率1000~2000W，RF偏压50~200W）可独立控制：

• 高ICP功率提升离子密度（~10¹¹cm⁻³），加快刻蚀速率；
• 低RF偏压降低离子轰击能量，减少表面损伤。

2. 金属硬掩模：替代氧化物掩模

Mo、W等金属掩模与SiC/GaN选择比达5:1~8:1，耐高温（>1000℃）适配高能量等离子体，解决传统SiO₂掩模过蚀问题。

3. 原位损伤修复：等离子体后处理

刻蚀后原位通入H₂/N₂等离子体，氢原子钝化缺陷、氮原子重构晶格，非晶层深度降至5nm以下，载流子迁移率恢复至90%以上。

五、总结与展望

SiC、GaN刻蚀挑战本质是化学键能与晶体结构的加工矛盾，通过工艺创新已实现速率提升2~3倍、损伤降低80%。未来需聚焦8英寸衬底均匀性（目标<3%）、超深槽刻蚀（AR>20:1） 等量产问题，支撑第三代半导体规模化应用。