复旦周鹏教授最新Nature！全功能2D NOR闪存芯片

 一、研究背景

二维（2D）材料（如MoS?）凭借单层厚度下的优异电子性能（如高载流子迁移率、可调控能带结构）及范德华异质结特性，成为突破硅基技术缩放极限的关键方向，尤其在非易失性存储领域——2D闪存相比传统硅闪存，具备更快的福勒-诺德海姆（Fowler-Nordheim）隧穿编程速度和更优的通道长度缩放能力。然而，2D电子学向系统级集成与实际应用转化仍面临三大核心瓶颈：

1. 2D与CMOS集成兼容性差：CMOS芯片表面经化学机械抛光后仍存在1-2nm的粗糙度（远高于2D材料所需的<300pm平整基底），会导致2D材料产生随机应力和界面空隙，破坏其电学性能；且2D器件的新兴工作机制（如负电压操作）与成熟CMOS平台不兼容。

2. 片上工艺与封装难题：传统“离线”2D器件制备工艺（如SiO?/Si基底上的阵列制造）无法直接迁移到CMOS平台；2D材料对电-热-机械（ETM）冲击极敏感，传统封装（高温键合、机械应力）易导致其性能退化甚至损坏。

3. 跨平台系统设计空白：缺乏2D电路与CMOS模块的协同仿真-验证方法，2D器件的特殊需求（如高/负电压驱动、低电流信号读取）与CMOS外设的阻抗、电压域不匹配，难以实现复杂指令控制与并行操作。

当前行业与学术界虽在2D材料集成或2D-CMOS混合集成上取得进展，但尚未建立从“2D器件优势”到“实用芯片功能”的完整技术链路，亟需系统性解决方案突破上述瓶颈。

二、研究亮点

1.  ATOM2CHIP技术首次整合“平面集成-3D架构-封装”的全栈工艺与“电路设计-兼容性验证”的跨平台方法，填补了2D电子学从实验室概念到实用芯片的技术空白，解决了长期存在的集成兼容性与系统协同难题。

2.  94.34%的全芯片良率远超现有1Kb级2D电子集成水平（如此前报道的2D存储阵列良率多低于90%）；同时实现“20ns超快响应+0.644pJ/bit低能耗”，性能接近商用0.13μm节点硅基NOR闪存，且在缩放潜力上更具优势。

3.  模块化3D架构与CMOS 0.13μm工艺兼容，降低工业化生产门槛；32位并行、指令驱动与SPI通信接口，符合商用芯片的操作逻辑；2D友好封装确保芯片可承受日常ETM冲击，满足可穿戴、物联网等场景需求。

三、研究内容

本研究提出原子器件到芯片（ATOM2CHIP）技术，通过“全栈片上工艺+跨平台系统设计”的双重创新，实现2D NOR闪存模块与CMOS平台的高效集成，最终制备出全功能2D NOR闪存芯片。核心内容分为两大模块：

1. 全栈片上工艺：解决2D与CMOS的“集成兼容性”难题

针对2D材料在CMOS平台上的集成、架构与封装痛点，设计三步关键工艺，确保高良率与性能稳定：

（1）共形附着平面集成：攻克CMOS表面粗糙问题

缓解CMOS表面粗糙度（RMS=1.35nm）对2D材料的应力影响；采用“逐步释放转移+多尺度退火”策略——将化学气相沉积（CVD）制备的单层MoS?（2D通道材料）以500nm/步的超低速度转移到CMOS基底，通过N?氛围下200℃、3h的多轮退火，消除MoS?与基底间的空隙并释放应力；

MoS?在粗糙CMOS表面实现均匀附着，2D闪存单元的阈值电压（Vth）分布紧凑（ON/OFF态无重叠），器件均匀性显著优于非优化工艺（图2d）。

（2）模块化3D架构：转化2D与CMOS的“机制不兼容”

将2D闪存核心（MoS?通道+ HfO?/Pt/HfO?存储堆叠）与CMOS外设（I/O、字线/位线/源线缓冲器、 sense amplifier、逻辑控制）分为独立功能模块，通过“玻璃钝化层（PA）+贯通玻璃孔（TGV）”实现互联（TGV1用于I/O接口，TGV2用于2D-CMOS模块通信）；避免2D器件与CMOS直接集成的电压/机制冲突，将兼容性问题转化为“接口设计”，无需大幅修改双方工艺。

（3）2D友好封装：解决ETM冲击损伤

针对不同端口（WL/BL/SL、电源/地、输入/输出）设计4类静电放电（ESD）电路，避免2D材料被静电击穿；采用室温超声键合（低压力、无高温），将2D电路的键合后漏电流从31pA降至<1pA；使用室温固化胶进行芯片贴装，最小化热损伤；通过光刻胶封装层隔绝外界湿度与污染物，确保长期稳定性。

 2. 跨平台系统设计：实现“2D功能-CMOS控制”的协同

针对2D与CMOS的信号匹配、电压兼容与指令驱动问题，建立完整的仿真-验证体系：

（1）串扰抑制的2D NOR电路设计

采用NOR架构（而非NAND），利用2D闪存的快速隧穿机制实现高速操作；对未选中的2D单元施加1/2工作电压，通过“隧穿效率对电压的指数依赖性”抑制串扰——编程/擦除串扰导致的Vth偏移仅为0.024V/-0.006V，远低于功能失效阈值（图3b、Extended Data Fig.3）。

（2）CMOS电压域与阻抗匹配设计

在电源开关模块中设计“隔离环（ISO）+深埋N阱”结构的NMOS晶体管，将局部负电压与CMOS全局P阱隔离，避免寄生PN结正向偏置导致的大漏电流；基于“逻辑努力理论”优化缓冲器的反相器链（6级，驱动比≈8），匹配2D闪存的负载电容（10pF），最小化信号传播延迟，确保高速电压脉冲输出；设计SA2模块（引入开关晶体管隔离位线寄生电容、替换为伪PMOS反相器），相比传统SA1，读取时间缩短70%，且避免“小电流-大电容”导致的读错（图3d）。

（3）芯片功能与性能验证

芯片容量1Kb，支持8位指令驱动（如编程指令06H、擦除指令C7H）、32位并行操作与随机访问，时钟频率5MHz，编程脉冲占2.5个时钟周期；2D闪存单元编程/擦除速度达20ns，单比特能耗低至0.644pJ；经全芯片测试，整体良率达94.34%（高于半导体行业闪存制造要求的89.5%）；10年数据保持能力（54.8℃下），耐久性超10?次循环，抗读干扰能力超10?次循环。

四、总结与展望

本研究通过ATOM2CHIP技术，成功制备出全功能2D NOR闪存芯片。通过全栈片上工艺（共形附着、模块化3D架构、2D友好封装），解决了2D材料在粗糙CMOS基底上的集成难题，实现94.34%的高良率； 2D闪存单元具备20ns超快操作速度与0.644pJ/bit低能耗，芯片支持32位并行、指令驱动与随机访问，满足系统级应用需求；  首次建立“2D器件-CMOS平台”的协同集成框架，为2D电子学向实际应用转化提供了可复用的技术范式。