DDR5测试

存储器简史

存储芯片是数字芯片的重要组成部分，能够存储程序和各种数据，并能在计算机运行过程中高速、自动地完成程序或数据的存取，如下是存储芯片的基本分类

图1：存储器基本分类

存储器主要分为只读存储器ROM和随机存取存储器 RAM两大类，简介如下：

什么是只读存储器 ROM

只读存储器ROM 所存数据，一般是装入整机前事先写好的,整机工作过程中只能读出，ROM所存数据稳定，断电后所存数据也不会改变。

什么是随机存取存储器 RAM (random access memory)

随机存取存储器 RAM是与CPU直接交换数据的内部存储器，它可以随时读写，速度快，通常作为操作系统或其他正在运行中的程序的临时数据存储媒介，当电源关闭时RAM不能保留数据。

DDR SDRAM，也是我们今天的主角，在 SDRAM 的基础上发展而来，这种改进型的 DRAM和 SDRAM 是基本一样的，不同之处在于它可以在一个时钟读写两次数据，这样就使得数据传输速度加倍了，也是目前电脑中用得最多的内存，而且具有成本优势。DDR已经发展至今已经进化到 DDR5，与 DDR4 相比，DDR5 在强大的封装中带来了全新的架构，下面我们会着重介绍 DDR5 技术及测试方案。

DDR5简介

DDR 总线经过演进，如今已经发展到 DDR5，下图是 DDR 总线的演进路线：

图2：DDR 技术演进

无论是从移动计算、PC、服务器到图形计算等领域，总线从早期的低速简单时序特性，到DFE等技术在 DDR5 中被应用，内存总线在逐步引入SerDes技术，并逐渐逼近通道传输极限。随着DDR5规范的正式发布，步入 2021年，DDR5 已开始被服务器 CPU和存储器厂商所采用，其具备更高的数据速率、更低的能耗和更高的密度。

DDR5 具备如下几个特点：

· 更高的数据速率 ·
DDR5最da数据速率为 6400MT/s（百万次/秒），而 DDR4 为 3200MT/s，DDR5 的有效带宽约为 DDR4 的 2 倍。
· 更低的能耗 ·
DDR5的工作电压为1.1V，低于DDR4的1.2V，能降低单位频宽的功耗达20％以上
· 更高的密度 ·
DDR5 将突发长度增加到 BL16，约为 DDR4 的两倍，提高了命令/地址和数据总线效率。相同的读取或写入事务现在提供数据总线上两倍的数据，同时限制同一存储库内输入输出/阵列计时约束的风险。
此外，DDR5 使存储组数量翻倍，这是通过在任意给定时间打开更多页面来提高整体系统效率的关键因素。所有这些因素都意味着更快、更高效的内存以满足下一代计算的需求。

应对 DDR5 测试的挑战

DDR5 具备诸多的优势，也极大增加了测试的难度及复杂度。从 DDR 总线仿真、测试夹具的定义和开发、Rx 测试及 Tx 测试苛刻的抖动质量要求、再到协议测试方法的开发。需要提供完整DDR5的Tx/Rx 物理层到协议测试。

针对 DDR 生态链中的不同产品形态，是德科技都提供完整的解决方案，如下图，包括发射端测试、接收端测试、协议测试等等，我们在下文会分别予以介绍。

图3：完整的 DDR 产品形态解决方案

DDR5 发送端测试

随着信号速率的提升，SerDes 技术开始在 DDR5 中采用，如会采用 DFE 均衡器改善接收误码率，另外 DDR 总线在发展过程中引入训练机制，不再是简单的要求信号间的绝dui建立保持时间，在 DDR4 的时代开始使用眼图的概念，在 DDR5 时代，引入抖动成分概念，从成因上区分解 Rj，Dj 等，对芯片或系统设计提供更具体的依据；在抖动的参数分析上，也增加了一些新的抖动定义参数，并有严苛的测量指标。

针对这些要求，提供了完整的解决方案。基于10bit ADC 的UXR 示波器，配合D9050DDRC 发射机一致性软件，及高阻RC探头 MX0023A，及Interposer，可以实现对 DDR 信号的精确表征。

图4：基于 UXR示波器 的 DDR5 发送端测试图

DDR5 接收端测试

随着 DDR5 信号目标速率持续提升，链路的 ISI 和串扰问题愈发明显，在 DDR 芯片颗粒端信号可能已经闭合，为了保证误码率，在 DDR5 芯片中引入了VGA+DFE的结构，使得均衡后内部眼图重新展开。所以传统的只在 DDR memory 端测试眼图的方法在 DDR5 时代并不是一个合理的方法，是德科技针对这种情况，推动了 DDR5 新的测试方法，即Rx测试。

图5：基于UXR示波器及M8020A 误码仪的接收端校准和测试组网：

针对DDR5重新定义了测试夹具，如CTC2测试基板夹具，Device芯片测试夹具卡。接收端测试包括如下测试内容：DQS Voltage Sensitivity，DQ Voltage Sensitivity，DQS Jitter Sensitivity，DQ Stressed Eye，CA Voltage Sensitivity，CA Stressed Eye，DQS2DQ，DFE Characterization等。

DDR5协议测试

JEDEC的规范中，定义了如下图中的参数要求，U6164A逻辑分析仪，可用于DDR5测试。B4661A软件可以支持这些参数的实时和后分析功能，分析判断测试结果是否符合规范的范围要求，并且可以跟踪测量结果，对于违规的测量参数可以跟踪到波形界面，从而定位命令和操作的根源问题。

图6：DDR 协议测试示意图

DDR5芯片颗粒及DIMM测试

针对DDR5，如下图所示为DDR5的DIMM测试方案，基于U4164A x 4及Futureplus公司FS2600 DDR5 RDIMM/LRDIMM Interposer夹具。另外，针对芯片颗粒的测试，Keysight也提供W5643A DRAM BGA Interposer。

图7：DDR5的 DIMM 测试方案

DDR5 测试总结

飞尔沃科技提供了最完整的解决方案，如下图：

图8：DDR完整解决方案

DDR系列测试解决方案总结如下：

• 基于ADS系列软件的DDR设计仿真开发方案；

• 基于UXR示波器高性能示波器的发射端信号参数测试调试；

• 基于UXR示波器高性能示波器及M8020A误码仪的接收端测试；

• 基于U4164A逻辑分析仪的协议和系统及调试分析。